1.理工背景 2.二年電源IC工作經驗 3.熟悉PCB設計與製作 4.熟悉焊接(如DFN、SNT、SON...等) 5.熟悉實驗室量測儀器電子工程學類,電機工程學類,資訊工程學類

1. 進出貨管理 2. 倉庫管理 3. 其他主管交代事項

1.客戶報價、客戶訂單/出貨單處理 2.協助業務人員處理相關事宜 3.主管交辦事項 ★本公司於2024年Q2新增外埔新廠，此職缺要先在大雅上班培訓， 新廠落成後於外埔上班★ ★培訓期間會給予交通補助★商業及管理學門,英美語文學類

1.業務部門相關文件製作, 處理及追蹤 2.定期提供業務部門相關分析報告 3.良好的溝通協調, 提高客戶滿意度 4.配合部門達成整體目標一般商業學類,英美語文學類,貿易學類

1. 文件製作與管理 2. 系統操作與追蹤管理 3. 主管交辦事項資訊管理學類,數理統計學類,其他數學及統計學類

1, Advanced algorithm development for RF signal processing. 2, Radio system modeling and analysis.

對流程開發有興趣與熱忱者, 負責與協助執行系統端PI流程優化, 並導入更前期產品設計階段, 協助產品執行端提高品質與降低風險

*負責執行智慧型手機DFT流程，並改善效率與提高測試度。 * DFT 測試架構規劃與實現 * DFT設計整合 * DFT 設計品質確保 * IC量產測試與品質, DPPM改善 * CP/FT/SLT 流程發展

IO電路和ESD防護設計, 工作內容包含 (1) ESD/LUP防護設計 (2) IC ESD/LUP防護檢查 (3) 有EOS/Surge/System ESD 設計經驗尤佳

1. Work on 7nm~3nm design implementation, methodology, and sign-off 2. Perform IR signoff and Chip-Package Co-Design 3. Manage schedule, resolve design and flow issues, drive methodologies and execution電機工程學類,電子工程學類,光電工程學類

Responsible for digital design verification of power management IC 1. Define verification plan 2. Create testbench and verify design functionality 3. Develop verification environment 4. Explore DV methodology

1) Manage and develop in-house design automation programs 2) Analyze and summarize memory usage profiling 3) Benchmark 3rd party memory IP 4) Co-work with circuit designer for memory compiler development 5) Other technical task assigned from manager

多核心處理器系統驗證工程師: -Constrain random verification for 處理器和外圍設計電路 -以Coverage driven的低功耗驗證 -基於硬體電路架構的，Formal 靜態驗證

CPU 能耗管理架構及調教 Power management architect and tuning on Android OS or RTOS資訊工程學類,電機工程學類,電子工程學類

* DFM rule creation based on layout environment for process weakness * DTCO for PPA enhancement * Testline creation for process and device monitor

1. 先進製程技術製程開發 2. 先進封裝技術開發

1. 各種產品類型之封裝設計及規畫。 2. BGA substrate設計及佈局。 3. 與封裝廠合作，完成封裝圖面設計。 4. 先進封裝技術之開發。 5. 封裝設計平台之開發。

1 Develop the IR signoff criterion for leading process node and 3DIC. 2 Maintain the IR signoff criterion ,provide issue solving and consultant for projects on abnormal/unfixable IR violation 3 Develop new IR signoff methodology to be applied during chip synthesis/APR/STA/IR . 4 SPICE correlation for new IR signoff criterion 5 Regression test for every signoff methodology by IR results

1. PMIC/SerDes 電路驗證 2. 類比電路驗證方法流程開發 3. Serdes/類比/RF電路之IR/EM 分析 4. 類比電路 Verilog-A 行為模型開發 5. 晶片-封裝 (WLCSP/CoWoS/3DIC/InFO 3D.)IR/EM 協同分析流程開發 6. 類比/射頻 CPM 模型化

類比及射頻積體電路佈局工程師