1.Cadence Virtuoso PCell 維護 2.Calibre DRC / LVS 維護 3.Golf Perl 程式 support資訊工程學類,電機工程學類,電子工程學類

Key qualifications: 1. Master degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch Preferred qualifications: 1. Familiar with PCI/USB/SATA/Serdes 2. Familiar with Bluetooth 3. Familiar with SOC bus fabric and AXI/AHB/OCP bus protocols 4. Familiar DDR2/3/4 5. Familiar with any type of flash memory 6. Familiar SVA 7. Familiar Formal verification methodology 8. Experience of writing bootloader for ARM/MIPS CPUs 9. Perl/Python experience Job descriptions: 1. Test plan creation 2. Develop testbench, test cases, reference model, coverage model and regression suite 3. Run RTL and gate level simulation, debug failures, manage bug tracking 4. Drive and achieve coverage closure (MD17C0031)電機工程學類,電子工程學類,資訊工程學類

工作項目： 負責下列工作項目之一 1. Digital Verification Flow. (1) RTL signoff for Lint/CDC/RDC/Constraint. (2) Formal/Simulation/Equivalence checking. (3) Power analysis/optimization、Low power verification. 2. Digital Implementation Flow. (1) High performance/high congestion core synthesis. (2) Advanced-process nodes STA analysis. 3. Characterization and Signoff Margining Flow. (1) Standard/memory cell characterization and circuit exploration. (2) Timing signoff margining analysis and calibration. 應徵條件： 1. 碩士以上；電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 2. 具備3年以上相關工作經驗為佳。 3. 熟悉 Linux工作環境以及 TCL/Perl/Shell script. 4. 熟悉 Front-end Design Implementation EDA Tool.

Key qualifications: 1. MS degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch Preferred qualifications: 1. Familiar with IEEE 802.3 standard 2. Familiar with TCPIP protocol stacks 3. Familiar Ethernet Switch/Router/NAT 4. Familiar xDSL standards 5. Familiar with 802.11x standards 6. Familiar with SOC bus fabric and AXI/AHB/OCP bus protocols 7. Familiar SVA 8. Familiar Formal verification methodology 9. Perl/Python experience Job descriptions: 1. Test plan creation 2. Develop testbench, test cases, reference model, coverage model and regression suite 3. Run RTL and gate level simulation, debug failures, manage bug tracking 4. Drive and achieve coverage closure (MD17C0031)電機工程學類,電子工程學類,資訊工程學類

工作項目： 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 應徵條件： 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。電機工程學類,電子工程學類,資訊工程學類

工作內容： 1. 負責協助公司內部產品開發時流程的智慧化與自動化： A. 開發與維護前後端系統、資料庫、API、自動化工具 B. 開發維護與內、外部系統工作流 & 資料流的串接 2. 工作常與不同部門協調和討論需求，重視團隊溝通與合作，互相支援提醒 徵才條件： 1. 碩士、博士畢業；電資、電機、電子、資工、物理、數學、機械相關科系畢業為佳 2. 熟悉 PHP, HTML, CSS, jQuery, JavaScript, MySQL 3. 熟悉 PERL 或 Python 3 4. 具前端界面設計、資料庫管理、script 能力，任選一項能力突出者佳 5. 具 Docker, Kubernetes, Spark, Hadoop, Apache 者尤佳 6. 具問題分析能力、問題組織能力、問題解決能力電機工程學類,電子工程學類,資訊工程學類

工作項目： 5G/10G Server NIC MAC開發與驗證、後段整合。 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程相關科系畢業為主。 2. 熟悉 Verilog, DCG, VCS, PrimeTime, Spyglass, perl, python。 3. 具數位IC設計相關經驗者為佳。電機工程學類,電子工程學類

工作項目： 1. Familiar with Verilog design 2. Familiar with digital design flow, such as synthesis, STA, power analysis 3. Familiar with Video Codec (H.264, HEVC, AVS2, VP9, AV1…etc) 4. Familiar with at least one of following tasks * DSP/processor design * Design for Arithmetic operations * Bus interface or fabric design * SoC Design integration *Image/video processing related design * CPU/GPU/NPU experiences * Communication and demodulation related design * High Speed IO and DDR Memory controller 應徵條件： 1. 碩士以上;電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程、其他[理工背景]相關科系畢業為主 2. 熟悉 verilog, verdi, LEC, spyglass, perl, STA, synthesis tool 3. 不拘, 有二年以上工作經驗更好. 以上軟體不必全熟, 知道愈多愈好. 相關經驗者為佳 (MD1810028)電機工程學類,電子工程學類,資訊工程學類

工作項目： 1. Physical design and implementation from netlist to GDS out. 2. Design signoff including timing closure and physical verification. 3. Physical design methodology development and enhancement. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學等相關科系畢業為主。 2. 具5年以上下列相關經驗者為佳： (1) 熟悉相關 EDA tools(Innovus, ICC, ICC2)。 (2) 熟悉 IC後段設計流程，具相關 APR經驗實際參與並執行 project與 tape-out者。 (3) 對於開發及推廣 Physical Design Flow有興趣者。 (4) 具程式設計(TCL,Perl,Python)能力者為佳。電機工程學類,電子工程學類,資訊工程學類

工作項目： 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 工作地點：南部科學工業園區-台南園區 應徵條件： 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。電機工程學類,電子工程學類,資訊工程學類

工作項目： 負責下列工作項目之一 1. System and functional verification methodology. 2. Automotive verification methodology. 3. VIP engagement and management. 應徵條件： 1. 碩士以上；電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 2. 具備3年以上相關工作經驗為佳。 3. 熟悉 Linux工作環境以及 TCL/Perl/Shell script. 4. 熟悉 Verilog/SystemVerilog/UVM/Assertion.

工作項目： 1. 先進製程標準元件庫電路佈局。 2. 先進製程記憶體電路佈局。 3. 客製化IP電路佈局與實現。 應徵條件： 1. 專科以上; 科系不拘。 2. 具5年以上下列相關經驗者為佳： (1) 熟悉 Virtuoso XL/Laker Layout editor使用。 (2) 具備 Physical verification(DRC LVS)驗證與修正能力，先進製程尤佳。

應徵條件： 1. 瑞昱強力招募(1)113年度研發替代役及(2)預聘113年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控等相關科系，並具下列任一條件者佳： a. 熟悉相關tools(Astro, Encounter, IC Compiler)者。 b. 熟悉IC後段設計流程, 具相關APR經驗及有興趣者。 c. 對於開發及推廣Physical Design Flow有興趣者。 d. 具程式設計(TCL,Perl,C/C++)能力者佳。電機工程學類,電子工程學類,通信學類

工作項目： 1. SOC integrator! A challenging job for integrating the designs from over 100 digital designers and tens of analog designers. A challenging job of using deep submicron process. 2. Building & Improving the standard environment for digital designers to run front-end flow, such as synthesis, STA analysis, linting, and so on. 3. Cooperating with APR designers for backend timing closure. 4. Block / Whole-Chip CTS (Clock-tree Synthesis) analysis and improvement. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 熟悉 verilog, verdi, STA, synthesis. 3. 具 CTS(Clock tree synthesis) Design/Debug經驗者尤佳。 4. 會寫 script如 perl者更佳。 5. 具六年以上相關工作經驗。電機工程學類,電子工程學類,通信學類

工作項目： 1. Finding solutions for creative applications. 2. RTL coding for function implementation, including simulation. 3. Discuss function spec with system designer 4. Architecture planning for circuit design. 5. Completing front-end design flows, such as synthesis, linting, asynchronous checking, STA and so on. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 經驗不拘，具二年以上相關工作經驗者尤佳。 3. 對所有視覺相關產品有熱情、有想法。 4. 熟悉以下 HDL/Tool(愈多項或單項愈熟尤佳)： verilog, verdi, LEC, linting, perl, synthesis, static timing analysis, Clock tree architecture. 5. 對以下領域有了解更佳(不必全部)： 5.1 Video codec(AVS3, AV2, VP9, HEVC, H.264, and etc.) 5.2 High speed interface, such as HDMI, DDR, USB, and so on. 5.3 Image/Video processing. 5.4 CPU, GPU, and NPU.電機工程學類,電子工程學類,通信學類