1. MOSFET device research and development, especially Trench MOSFET/ SGT/ SJ. a). Define device layout design and product design rule b). TCAD simulations to build device structure c). Device measurement d). DOE plan for MOSFET new product 2. Interface with Product engineer and Marketing. 3. EFA/ PFA for trouble shooting 4. Build related patent for new design材料工程學類,電機工程學類

1.Frame layout design and generation. 2.Tapeout data preparation 3.Optical kerf and test mask layout. 4.Kerf layout library maintain. 『具工作經驗者，薪資另議』電子工程學類,電機工程學類,資訊工程學類

1. New device/platform research and development, especially Transient Voltage Suppressor(TVS), ESD/Surge protection a). TCAD simulations to build process condition and device structure b). Define device layout design and product design rule c). EFA/ PFA for trouble shooting 2. Interface with Product engineer and Marketing 3. Build related patent for new design電機工程學類,材料工程學類

1. UPS及PV-INVERTER 產品線路圖繪製和PCB佈局走線繪製規劃． 2. 配合硬體和機構前期的layout placement擺放評估． 3. 研發或生產中PCB存在的問題進行分析，改善．

積體電路佈局設計 熟悉 Cadence tools, Hercules DRC/LVS, Calibre DRC/LVS 『具工作經驗者，薪資另議』電機工程學類,電子工程學類,資訊工程學類

1. 電子電路分析及設計。 2. 電路圖及PCB Layout製。 3. 樣品焊接電子工程學類普通重機車

1. Calibre DRC/LVS rule writing. 2. PERL or TCL language programming. 3. SKILL language programming. 4. Virtuoso / Laker editor usage. 5. Be familiar with the mask tape out procedure 『具工作經驗者，薪資另議』電機工程學類,電子工程學類,資訊工程學類

1. Calibre DRC/LVS rule writing. 2. PERL or TCL language programming. 3. SKILL language programming. 4. Virtuoso / Laker editor usage. 5. Be familiar with the mask tape out procedure電機工程學類,電子工程學類

Job function: 1. Work with Digital Design team for Physical Design of SoC chips including top level floor planning, block partition, timing budgeting, power planning, block integration, whole chip timing closure, and tape out. 2. Responsible for physical design methodology research and development. 3. Cross site projects coordination and management. Requirement: 1. MS with 5+ years of experience in Physical Design. 2. Familiar with Unix/Linux environment and scripts. 3. Familiar with ASIC design flow. 4. Familiar with Physical Design EDA tools. 5. Good communication and team working skills. 6. Experience in handling large scale SoC chip implementation is a plus.

工作項目： 1. High-Performance CPU/GPU Timing & Power Integrity Signoff 2. High-Performance CPU/GPU Post-Silicon Validation & Debug, Sim-to-Silicon Correlation 3. 協同開發 CPU/GPU Advanced DFT, On-Chip PVT Sensor, Performance Improvement & Power Management 等先進技術 4. 支援產品 SoC Projects，協同執行 High-Performance CPU/GPU 專案開發，導入先進 IP 及技術 應徵條件： 1. 碩士以上；電機、資工、電子相關科系畢業為主。 2. 熟悉 SoC Integration & Design Flow、Frontend/Backend/DFT/Timing/IR Drop/Power Analysis EDA Tools。 3. 有 ARM Cortex-A CPU/Subsystem Design/Integration/PPA Optimization/Sign-off 經驗尤佳。 4. 有 Chip-Level, Package & PCB Power Integrity Optimization 經驗尤佳。 5. 有On-Chip PVT Sensor 開發經驗尤佳。 6. 有Post-Silicon Validation, Debug 及 RMA 分析經驗尤佳。 7. 積極負責、溝通協調能力強、勇於迎接挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。電機工程學類,電子工程學類,資訊工程學類

工作項目： 1. CPU & GPU Backend Implementation (APR) 2. CPU/GPU Backend Flow Development, Enhancement & Automation 3. Advanced CPU/GPU Technology Development: High-performance, Low Power, and PPA Optimization 應徵條件： 1. 碩士以上；電機、資工、電子相關科系畢業為主。 2. 熟悉 APR Tools (Innovus、ICC2、Fusion Compiler…)，有Synthesis、STA/IR Analysis、Physical Verification等相關經驗者佳。 3. 具備程式設計能力，熟悉 TCL/Perl/C++/Python。 4. 有 High Performance CPU/GPU APR經驗尤佳。 5. 積極負責、勇於迎接新挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。電機工程學類,電子工程學類,資訊工程學類

工作項目： 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 應徵條件： 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。電機工程學類,電子工程學類,資訊工程學類

電子線路佈線Layout電子工程學類,電機工程學類輕型機車,普通小型車,普通重機車

1協助處理無刷/有刷電路板製程優化 2.協助排除生產狀況異常 3.參與產線優化規劃 4. 參與電控課相關作業及達標準管理 5.歡迎電子相關科系應屆畢業生 6.無經驗可電子工程學類,電機工程學類,機械工程學類

工作項目： 1.Responsible for physical design, including fully custom layout and Auto Placement and Routing. 2.Verification and specification achieved. 應徵條件： 1.大學以上；電機, 電機與控制, 資訊科學, 自動控制, 通訊工程, 電信, 資訊工程, 電子相關科系畢業為主。 2.具相關工作經驗者為佳。 (MD1710005、MD1810021)電機工程學類,電子工程學類,資訊工程學類

工作項目： SoC Physical Design 應徵條件： 1. 碩士以上;電機工程、電子工程、資訊工程相關科系畢業為主。 2. 具0年以上或2至3年相關經驗者為佳。 (MD1840015)電機工程學類,電子工程學類,資訊工程學類

工作項目： 負責 Physical design(APR & IC Fully Layout)。 應徵條件： 1. 碩士以上; 電機、電子、電機與控制、自動控制、計算機、微電子相關科系畢業為主。 2. 對 IC Layout有興趣者為佳，具3-5年以上相關工作經驗者尤佳。電機工程學類,電子工程學類,通信學類

Job function: 1. Work with Digital Design team for Physical Design of SoC chips including top level floor planning, block partition, timing budgeting, power planning, block integration, whole chip timing closure, and tape out. 2. Responsible for physical design methodology research and development. 3. Cross site projects coordination and management. Requirement: 1. MS with 5+ years of experience in Physical Design. 2. Familiar with Unix/Linux environment and scripts. 3. Familiar with ASIC design flow. 4. Familiar with Physical Design EDA tools. 5. Good communication and team working skills. 6. Experience in handling large scale SoC chip implementation is a plus.

工作項目： 1. Physical design and implementation from netlist to GDS out. 2. Design signoff including timing closure and physical verification. 3. Physical design methodology development and enhancement. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學等相關科系畢業為主。 2. 具5年以上下列相關經驗者為佳： (1) 熟悉相關 EDA tools(Innovus, ICC, ICC2)。 (2) 熟悉 IC後段設計流程，具相關 APR經驗實際參與並執行 project與 tape-out者。 (3) 對於開發及推廣 Physical Design Flow有興趣者。 (4) 具程式設計(TCL,Perl,Python)能力者為佳。電機工程學類,電子工程學類,資訊工程學類

工作項目：IC layout 應徵條件： 1. 學士以上; 電機工程、電信工程、電子工程、通訊工程等相關科系畢業為主。 2. 具3年以上 IC layout 或相關經驗者為佳。

工作項目： 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 工作地點：南部科學工業園區-台南園區 應徵條件： 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。電機工程學類,電子工程學類,資訊工程學類

應徵條件： 1. 瑞昱強力招募(1)113年度研發替代役及(2)預聘113年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控等相關科系，並具下列任一條件者佳： a. 熟悉相關tools(Astro, Encounter, IC Compiler)者。 b. 熟悉IC後段設計流程, 具相關APR經驗及有興趣者。 c. 對於開發及推廣Physical Design Flow有興趣者。 d. 具程式設計(TCL,Perl,C/C++)能力者佳。電機工程學類,電子工程學類,通信學類

1. 負責電路設計提升效能 2. 負責電路模擬及驗證確保品質 3. 負責撰寫電路及佈局交叉驗證之指令集 4. Topological layout rule command file & corresponding test pattern development.電機工程學類,電子工程學類,物理學類

工作項目： 負責數位電路自動繞線工作(P&R, Netlist2GDS)，包含 IR-Drop, DRC/LVS, SI, Timing Sign-off等。 應徵條件： 1. 碩士以上; 電機工程、電子工程，電信工程、電控工程、資訊工程、資訊科學、通訊工程等相關科系畢業為主。 2. 熟悉 Synopsys ICC2/PrimeTime, Cadence Innovus/Tempus, Redhawk, Calibre DRC/LVS, TCL/python/Perl。電機工程學類,電子工程學類,資訊工程學類

工作項目： IC Fully Layout. 應徵條件： 1. 大學以上; 電機、電機與控制、電子等相關科系畢業為主。 2. 需會操作 Virtuoso XL/Mentor Calibre verification/Totem。 3. 具備 Fin-FET先進製程及 ESD、latch up、IR/EM相關知識。 4. 具 Mixed mode佈局相關經驗者尤佳。電機工程學類,電子工程學類

工作項目： 1. CPU & GPU Backend Implementation (APR) 2. CPU/GPU Backend Flow Development, Enhancement & Automation 3. Advanced CPU/GPU Technology Development: High-performance, Low Power, and PPA Optimization 應徵條件： 1. 碩士以上；電機、資工、電子相關科系畢業為主。 2. 熟悉 APR Tools (Innovus、ICC2、Fusion Compiler…)，有Synthesis、STA/IR Analysis、Physical Verification等相關經驗者佳。 3. 具備程式設計能力，熟悉 TCL/Perl/C++/Python。 4. 有 High Performance CPU/GPU APR經驗尤佳。 5. 積極負責、勇於迎接新挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。電機工程學類,電子工程學類,資訊工程學類

工作項目： 1. Physical implementation. 2. Hierarchical floorplan. 3. Auto Place&Route. 4. Clock tree synthesis. 5. signal integrity analysis. 6. static timing analysis. 7. dynamic power analysis. 8. physical verification. 9. APR flow development. 應徵條件： 1. 碩士以上; 電機工程、電子工程、資訊工程、資訊科學相關科系畢業為主。 2. 熟悉 Synopsys EDA tool, Cadence EDA tool, Mentor Graphic tool, C/C++/perl/tcl. 3. 熟悉 SunOS, Solaris, Windows. 4. 無經驗可，惟具 EDA tool development, IC Physical implementation, IC digital design and APR相關經驗者尤佳。電機工程學類,電子工程學類,資訊工程學類

1.TFT 元件及Pixel設計評估與開發 2.面板電性/光學模擬與佈局設計 3.TFT Array元件及面板設計驗證與解析：包含電性量測，除錯、結構優化 4.前瞻顯示技術評估與開發電機工程學類,電子工程學類,光電工程學類

1.熟Layout Edit Tool操作 2.熟Physical Verification Tool操作 3.具相關工作經驗者尤佳 4. 具 Digital Analog Memory IC Layout2. 熟悉Tool的運用 5. 可接受外派新竹縣市 6.APR ROUTING ※公司福利優無經驗可，歡迎相關科系畢業生加入我們的行列※電機工程學類,電子工程學類,機械工程學類輕型機車,普通重機車

1. 類神經網路計算的加速演算法設計。 2. 類神經網路模型操作，包括訓練和推論過程，以及資料前處理和後處理。 3. 使用軟體模擬器或FPGA板測試、除錯、驗證所開發的演算法，確保可靠性和性能優化。 4. 跨領域團隊協作，與韌體、驅動程式、系統架構和電路設計等跨領域工程師合作。 5. 數位電路功能設計與合成電機工程學類,電子工程學類,資訊工程學類

1.市場電子商品需求及趨勢資料收集分析，設計新品 2.設計符合市場需求，及國家政策規劃或國際情勢 如: 安全認證規章等之電子商品 3.依公司要求 提升現有設計、設計降低生產成本、提升產品可靠性等方向 4.與試產人員溝通，協助順利產出設計之電子產品，並於生產中指導確保零件組裝過程與設計相同 5.電路板開發、 產品電路設計、產品測試除錯 6.樣品製作實驗、樣品承認、製作作業指導書、繪製BOM圖面 7.線路規劃與設計 8.訊號量測與除錯 9.樣品驗證與分析 10.協助工廠解決生產上所遭遇的各種問題 11.協助確認電路板佈線之正確性 12.其他主管交辦事項電子工程學類,電機工程學類

因應擴廠，擴大徵才 1.Sorting/AOI/Vcsel程式及人員機台掌控 2.有管理經驗者為佳 3.熟悉C語言電機工程學類,電子工程學類

1.熟Layout Edit Tool操作 2.熟Physical Verification Tool操作 3.具相關工作經驗者尤佳 4. 具 Digital Analog Memory IC Layout2. 熟悉Tool的運用 5. 可接受外派新竹縣市 6.APR ROUTING ※無經驗可，歡迎相關科系畢業生加入我們的行列※電機工程學類,電子工程學類,機械工程學類輕型機車,普通重機車

1.負責電子電路的系統設計整合、軟硬體開發、通訊產品測試與應用 2.負責FPGA電路及電路邏輯系統的設計、管理、改良的技術者 3.負責電子電路相關的工程規劃、主導、協調專案的管理者 4.其他交辦事項電子工程學類,電機工程學類,通信學類

本職缺EDA人才，工作內容如下說明，具備任一領域專長者即歡迎投遞履歷 1.結合AI技術探索/開發EDA工具，應用範圍涵蓋: *基於既有EDA工具開發全自動化參數探索/優化演算法、工具 *開發2.5D/3D晶片佈局演算法(考慮功耗、效能、面積條件) *開發新一代數值分析/計算求解器(Solver)，加速收斂時間 *開發生程式IP/SoC驗證技術，加速驗證收斂 2.了解/探討 強化學習、生成式AI、神經運算子等最新理論研究議題 3.了解/使用既有EDA工具，分析數位IP/系統晶片之功耗、效能、面積電機工程學類,電子工程學類,機械工程學類

1.熟Layout Edit Tool操作 2.熟Physical Verification Tool操作 3.具相關工作經驗者尤佳 4. 具 Digital Analog Memory IC Layout2. 熟悉Tool的運用 5. 可接受外派新竹縣市 6.APR ROUTING ※無經驗可，歡迎相關科系畢業生加入我們的行列※電機工程學類,電子工程學類,機械工程學類輕型機車,普通重機車

1) Manage and develop in-house design automation programs 2) Analyze and summarize memory usage profiling 3) Benchmark 3rd party memory IP 4) Co-work with circuit designer for memory compiler development 5) Other technical task assigned from manager

類比及射頻積體電路佈局工程師

This position will be involved in the design methodology development with Foundry and EDA in leading-edge process node: 1. Will work extensively with micro-architects to make best-in-class performance/power/area 2. Will drive RTL-to-GDS flow through synthesis and place-and-route to achieve competitive targets for performance/power/area 3. Will work with multi-functional engineering team to implement and validate physical design on the aspects of timing, power, area, reliability, and test-ability

先進封裝產品Substrate( or RDL) 之佈線