SoC 晶片電源品質管理工程師

(請留意：為加快面試安排時間，2024校招僅限定投遞5個職缺)我們在找這樣的你： 資工/資管/電子/電機/電信/通訊/電控相關研究所背景，對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣的2024年應屆畢業生。 勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。 聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。

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Optimize GPU performance, area/power for representative workloads (graphics and compute) from the perspectives of memory sub-system, low-power design/policy and implementation strategy. 

System modeling framework to simulate hardware with different accuracy/throughput tradeoffs at different stages of the design; supervise Performance/Power/Area investigation/validation and facilitate architecture/design decisions;

1. 先進製程(＜N5)的可測試電路實作流程開發 

2. 先進製程(N4/N3)可測試錯誤模型的研究與實作 

3. 針對超高速與超低壓電路錯誤模型的研究與實作 

4. 量產測試dppm分析與除錯, 測試效率的改善 

5. 系統軟硬體測試的分析與除錯

1. 研究IP開發測試計畫, 環境, 驗證與除錯.  

2. IP開發驗證.  

3. 研究分析IP比較與效能評比.  

4. 制定IP驗證機制與強化重複性測試環境以提供給產品使用. 

5. 負責在計畫時程規劃內完成IP驗證與除錯.

1.從系統應用功秏分析, 與 IP, SoC 與軟體團隊合作, 推進 SoC low power 軟硬體架構的演進. 

2.產品規格定義時, 分析不同架構與 IP 選項, 在系統應用功秏體驗的差異, 產出產品應用 power dash board, 提供產品規格決策的依據. 

3.執行或協助功秏量測, 與power model預估的功秏做校正 

4.分析PMIC/Power rail 設計, SoC power state 與 data-path power等, 並且提出SOC 設計優化方案 

5.提出系統優化的方向, 達到最佳的產品電池使用續航時間與使用體驗

•Architecture definition and analysis 

•SOC performance modeling, studies and analysis 

•Power and Performance trade-off analysis 

•Research on performance/power/area 

•Chip partition analysis

1. Work on 7nm~3nm design implementation, methodology, and sign-off 

2. Perform IR signoff and Chip-Package Co-Design 

3. Manage schedule, resolve design and flow issues, drive methodologies and execution

1. Perform PMIC/SerDes circuit verification using advanced verification methodologies 

2. Analog/Mixed-Signal circuit verification methodology / flow development. 

3. Analog/Mixed-Signal circuit behavior model(Verilog-A/Verilog/SV) creation

1. SOC 整合工作, 從RTL到GDS  

2. Synthesis / Timing closure / DFT / LEC / QC 

3. 參與實體設計專案, floorplan/CTS/PnR 

4. 使用Perl/Tcl 優化工作流程

In this role, you will be a member of the System-on-Chip (SoC) platform modeling team, working with architecture, silicon and software engineering teams to shape the architecture of MediaTek‘s future SoCs. The position calls for independent performance modeling and analysis, documentation, and collaboration with teams across MediaTek. We are looking for highly motivated, hands-on individuals who are passionate about performance modeling of sophisticated SoC features in C++/Python to demonstrate their value and impact. 

Major Responsibilities: 

•Responsible for evaluating and improving the SoC performance and efficiency 

•Developing C++ performance models (C-model) of SoC architectural solutions and features. 

•Developing tests and microbenchmarks to represent the use cases to run on the model 

•Gathering and analyzing simulated performance data to evaluate architectural design alternatives under various SoC workloads and benchmarks. 

•Correlating performance of the SoC RTL infrastruct

1. 開發emulation/prototyping 相關的技術及使用流程 

2. 建立CPU/GPU emulation/prototyping 驗證平台 

3. 協助project team導入emulation/prototyping 技術 

4. emulation/prototyping 使用及工具問題的支持 

5. 管理 emulator 及prototyping 硬體與使用分配

- RTL/Logic Integration and Verification 

- Develop Timing Constraints for RTL-Synthesis and PrimeTime-STA for the blocks and the top level including SOC.  

- Use cdc tool to check RTL/SDC quality 

- Develop Power Intent Specification in UPF for the multi-vdd designs.

- Logic/Physical Synthesis by using advanced optimization techniques(below N7) and generate optimized Gate Level Netlist for Timing, Area, Power. 

- Debug the timing/area/congestion issues and work with RTL & Physical designers to resolve them. 

- Run Formal Verification checks between RTL and Gate level netlist and debug the aborts, inconclusive and Logic Equivalency failures. 

- DFT insertion, ATPG and gate-level simulation 

- Developing Automation scripts and Methodology for all FE-tools including (Lint, CDC, RDC, Synthesis, STA, Power). 

- Interact with Physical Design Engineers and provide them with timing/congestion feedback.

CPU 能耗管理架構及調教 

Power management architect and tuning on Android OS or RTOS