1.Familiarity with VHDL/Verilog coding and FPGA/CPLD design flow is a must 2.Familiarity with FPGA/CPLD design in server application and bus protocols including I2C / power sequence / SPI / LPC / SGPIO / I2C switch/ UART / PWM / eSPI 3.Familiarity with Lattice/Altera EDA design tool. 4.Strong HW and x86 architecture knowledge. 5.Integration and simulation experience 6.Issue Fail symptom Anlayze and Tracker ※依學經歷、工作年資敘薪
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台北市 內湖區 陽光街385號 （內湖科技園區）
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碩士
3 年以上經驗
不拘
1. Familiar with VHDL/Verilog syntax 2. Familiar with Modelsim simulation 3. Familiar with X86 computer system architecture 4. Must be able to read Schematic/Board file 5. Use oscilloscope for debugging
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