1. 優化數位 IC 設計 BE 流程與方法 2. 執行與管理數位 IC 設計 BE 相關任務 (2.a) Physical aware synthesis, DFT-SCAN, DFT-MBIST insertion (2.b) STA timing analysis 與 fixing (2.c) Netlist level QC，例如 CLP 3. 與 FE RTL designer 及 PD APR 團隊密切合作，針對 PPA（Performance, Power, Area）進行 design 及 clock structure 的優化 4. 將依應徵者的年資與專業經驗，提供不同的職級
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數位IC設計工程師
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台北市 內湖區
碩士
博士
不拘
2 年以上經驗
不拘
不拘
1. 具備工程相關碩士以上學歷 2. 具備2年以上 SOC digital design 經驗，並主要負責以下其中一項或多項 BE 任務： (2.a) Physical aware synthesis（1年以上） (2.b) STA timing analysis & fixing（1年以上） (2.c) Pre/Post-netlist QC，例如 CLP（1年以上） (2.d) DFT-SCAN、DFT-MBIST insertion 及 pattern generation（1年以上） 3. 具備良好的跨團隊溝通能力 4. 具備以下任一相關經驗者尤佳： (4.a) SOC clock/reset structure and design constraints (4.b) Lower power design & integration flows (4.c) APR physical design implementation flows (4.d) Floor Plan、Package design
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