(1) 熟悉 Design for Testability 技術,包含 Scan / ATPG、Delay Test、Boundary Scan、Diagnosis 等。
(2) 有 DFT Tools (如 DFT Compiler、TetraMAX、BSD Compiler、FastScan、TestKompress、Tessent Shell) 使用經驗者佳。
(3) 熟悉 Verilog RTL、Synthesis、Simulation、Timing Analysis 等相關 IC Design Flow 使用經驗者佳
(4) 積極負責、勇於迎接挑戰,對於 Nanometer / SoC DFT Implementation、開發及推廣設計流程有興趣者。