工作項目 : SERDES演算法工程師 應徵條件 : 1. SERDES transceiver architecture or algorithm design. 2. Channel and impairment modeling. 3. System performance qualification and verification. 4. Familiar with Matlab, Verilog, C-lang, optional (better if yes) Verilog-A and Spectre. (MD17C0039)電機工程學類,電子工程學類,通信學類

工作項目： (1) Serdes IC 系統驗證/自動化. (2) Serdes IC 參數最佳化. (3) Serdes IC 問題分析. 應徵條件： 1. 碩士以上;電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、自動控制、通訊工程相關科系畢業為主. 2. 熟悉 Orcad, PADS, HFSS, ADS. 3. 熟悉 Scope, BERT, Spectrum. 4. 具1年以上(1) 有Serdes IC 設計/驗證經驗. (2) 孰悉SI/PI/EMI 分析. (3) 孰悉高頻理論. (4) 孰悉PCB. 相關經驗者為佳.電機工程學類,電子工程學類,通信學類

高速類比 SerDes 電路設計 Work Location : 新竹/竹北/台北/台南

1. 高速SerDes IP開發 2. 數位電路設計與晶片整合 3. 訊號處理與通訊演算法實現

1. 數位 IC 設計 2. 高速 MAC/PCS/PHYD 設計 3. 高速電路架構與整合

工作項目： 200G/400G/800G Ethernet Switch硬體系統設計。 應徵條件： 1. 學士以上; 電機、電信、電控、電子、資訊、通訊等相關科系畢業為主。 1. 具5年以上高速 Ethernet Switch(200G/400G/800G/PAM4)硬體系統設計開發驗證經驗。 2. 熟悉高速訊號系統 NRZ與 PAM4 Serdes量測或模擬，與 compliance驗證流程之實務經驗。 3. 具制定與執行高速介面 NRZ/PAM4 serdes test plan之能力。 4. 具備機架式產品或伺服器/資料中心 module產品經驗尤佳。 5. 具備各種高速 Serdes介面，如 PCIE4.0/5.0/6.0、USB3.1/4.0之產品實作測試經驗尤佳。 6. 具備理解 IC內部不同介面運作原理、debug或參數調整能力尤佳。 7. 具備理解 PAM4 DSP架構運作原理與處理實務之能力尤佳。 8. 熟悉 OrCAD、PowerPCB/Allegro Layout。電機工程學類,電子工程學類,通信學類

Key qualifications: 1. Master degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch Preferred qualifications: 1. Familiar with PCI/USB/SATA/Serdes 2. Familiar with Bluetooth 3. Familiar with SOC bus fabric and AXI/AHB/OCP bus protocols 4. Familiar DDR2/3/4 5. Familiar with any type of flash memory 6. Familiar SVA 7. Familiar Formal verification methodology 8. Experience of writing bootloader for ARM/MIPS CPUs 9. Perl/Python experience Job descriptions: 1. Test plan creation 2. Develop testbench, test cases, reference model, coverage model and regression suite 3. Run RTL and gate level simulation, debug failures, manage bug tracking 4. Drive and achieve coverage closure (MD17C0031)電機工程學類,電子工程學類,資訊工程學類

High speed SerDes/PLL design

1. 資深SI/PI工程師 2. 晶片開發, PDN/IR分析 3. DDR 介面SI/PI設計 4. 高速Serdes 介面SI/PI設計 5. 客戶技術支持

工作項目： 負責Serdes PHY與PCIe/SATA PHY的開發與維護工作。 應徵條件： 1. 碩士以上；電機、電機與控制、電信、電子相關科系畢業為主。 2. 具USB、SATA、PCIE、HDMI、DisplayPort等APHY相關電路設計經驗者為佳。 (MD17C0009)電機工程學類,通信學類,電子工程學類

(請留意：為加快面試安排時間，2024校招僅限定投遞5個職缺)我們在找這樣的你： 資工/資管/電子/電機/電信/通訊/電控相關研究所背景，對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣的2024年應屆畢業生。 勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。 聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。電機工程學類,資訊工程學類,資訊管理學類

(請留意：為加快面試安排時間，2024校招僅限定投遞5個職缺)我們在找這樣的你： 資工/資管/電子/電機/電信/通訊/電控相關研究所背景，對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣的2024年應屆畢業生。 勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。 聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。電機工程學類,電子工程學類,通信學類

(請留意：為加快面試安排時間，2024校招僅限定投遞5個職缺)我們在找這樣的你： 資工/資管/電子/電機/電信/通訊/電控相關研究所背景，對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣的2024年應屆畢業生。 勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。 聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。電機工程學類,電子工程學類,通信學類

工作項目： 1.高速 PLL 與 Serdes 的類比電路開發工作。 應徵條件： 1. 碩士以上，研究題目為PLL或 Serdes相關領域者佳，應屆可。 (MD1790010)

1. 開發 5G專案高速Serdes技術,負責開發相關的軟韌體設計. 2. 與硬體同仁合作設計出HW engine的規格,並負責撰寫相關driver.電子工程學類,通信學類,電機工程學類

工作項目： 1. RF系統驗證/模擬。 2. HFSS模擬。 3. Serdes系統驗證/模擬。 4. Jitter Budget分析。 5. RF System Algorithm & Calibration開發。 6. 自動化程式開發。 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、自動控制、通訊工程相關科系畢業為主。 2. 熟悉 C, matlab, ADS, HFSS, SystemVue. 3. 熟悉 scope, specturm, signal generator. 4. 具1年以上下列相關經驗者為佳。 (1) 熟悉 RFIC驗證流程。 (2) 孰悉 RFIC架構。 (3) 具備 RF儀器使用知識。(spectrum/VSA/signal generator) (4) 具通訊系統概念。 (5) 具高頻訊號設計概念。 (6) 有 HFSS/ADS/systemVue使用經驗。電機工程學類,電子工程學類,通信學類

工作項目： 1. 10G/5G/2.5G/1G PHY IP function spec制定、系統開發、ASIC驗證、Mass Production Test Plan including CP/FT 2. 10G/5G/2.5G/1G PHY Customer issue and RMA support。 應徵條件： 1. 碩士以上;電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、通訊工程相關科系畢業為主 2. 熟悉 LA, Scope, NA, Spectrum, and etc. 3. 具3年以上相關工作經驗 4. 具備Matlab , C /C++ 能力 5. 良好的EQ、溝通技巧與 debug 能力 6. 具 高速 Serdes相關訊號量測/Debug調整經驗 7. 熟悉各種系統電路設計/分析工具（Orcad, Allegro, Altium, PADS, Eagle ..etc) 另具以下條件尤佳: 1.) 熟悉IC驗證及相關經驗者尤佳 2.) 能獨立思考、主動積極於解決問題且負責任 3.) 好相處, 能融入團隊電子工程學類,電機工程學類,通信學類

AS deep sub-micron process requires longer research cycle and higher manufacture cost, DV(design verification) has become an inevitable part of design group in Mediatek chip development flow. -SHBG DV is in charge of development and implementation of TV, monitor and smart home product line verification plan. -It included: integrated simulation/verification env development, BUS fabric verification, Serdes IP verification, and architecture explore by ESL. -Need to leverage the latest EDA tool and concept to accomplish the verification plan

工作項目： 1. HS design verification. 2. 開發 USB3.2及 PCIe4.0 3. DV協助 HS & RFC. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、自動控制、通訊工程相關科系畢業為主。 2. 具 HS/SERDES/DSP相關電路設計經驗者尤佳。 3. 具 design verification經驗者尤佳。電機工程學類,電子工程學類,資訊工程學類

• 負責USB3/USB4 IP開發 • 負責PCIe IP 開發 • 具Serdes design經驗者佳