資深數位設計工程師

【技術核心,定義未來】數位IC驗證工程師 

【我們在找這樣的你】 

如果你對數位IC的穩定性有極致追求,熱衷於用UVM打造無懈可擊的驗證 

環境,並享受與一流設計團隊共同解決複雜問題的成就感,歡迎加入我們! 

【你將在此發揮的影響力】 

1.架構建立:獨立主導複雜數位IP的UVM 驗證環境搭建,開發高品質的 Testbench 與監控元件。 

2.精準除錯:運用VCS/Verdi等工具進行RTL模擬,深入追蹤潛在邏輯錯 誤,確保設計符合規格標準。 

3.效能優化:分析驗證涵蓋度(Code/Functional Coverage),並優化驗證計畫以提升整體 Tape-out 效率。 

4.技術升級:參與新技術研究(如 Formal Verification),持續精進團隊的驗證技術水平。 

【必備技能】 

熟悉Verilog / SystemVerilog 

具備UVM/OVM實作經驗。 

熟悉 Linux 工作環與 EDA 模擬工具

我們正在招募一位熟悉生成式AI技術且擅長前端數位設計的工程師。本職缺專注於運用前沿商業或開源 LLM，於RTL設計、RTL優化、simulation testbench生成、formal testbench 生成等數位設計流程，開發提升設計自動化與效率之 AI 演算法。您將與RTL設計工程師、DV驗證工程師與AI專家合作，共同推動數位設計智能化。另外, 您也會研讀期刊,開發並評估效果, 並撰寫技術文件,專利或paper投稿.

1. IC 整合  

2. Package/Floorplan 整合

1. Work on 7nm~3nm physical design implementation, methodology, and sign-off 

2. Perform floorplan, clock planning, place and route, timing closure, ECO, IR signoff, and physical verification 

3. Manage schedule, resolve design and flow issues, drive methodologies and execution

1. Work with design teams to do performance sign off in pre-silicon stage 

2. ESL platform and simulation/emulation technology development. 

3. Model development (includes behavior modeling/ cycle approximate modeling)

1. Work on 2~4nm design implementation, methodology, and sign-off 

2. Perform synthesis, DFT, floorplan, clock planning, place and route, timing closure, ECO, IR signoff, and physical verification 

3. Manage schedule, resolve design and flow issues, drive methodologies and execution

1. 面板傳輸規格介面技術開發  

2. TCON傳輸規格介面技術開發

RTL設計 

數位電路設計 

數位多媒體系統設計

1) 移植及建置Linux/Android/Yocto系統與相關軟體至既有SoC平台 

2) 負責IC模組驗證，平台開機問題分析與解決 

3) 建構及優化Booting流程 

4) 系統分析與效能改善 

5) 記憶體管理優化任務

解讀客戶的網絡安全需求 

從網絡安全需求中推導出功能和安全概念 

制定和審查安全系統架構 

與 IP 團隊和客戶溝通和協調安全設計 

執行系統安全分析（例如：TARA）

1. 開發設計 Security HW IP 

2. 協助 HW IP 驗證 

3. 執行 IC 設計整合流程

1. 參與無線通訊系統（如 WiFi or Modem baseband）之數位電路設計、開發及驗證 

2. 負責數位通訊模組設計、RTL coding、模擬、整合、除錯、功能驗證及效能優化 

3. 與系統、演算法、實體設計等跨部門團隊合作，確保整體設計達成規格、效能與時程目標 

4. 參與設計問題分析與除錯，持續優化功耗、效能與面積（PPA）

Wi-Fi架構和數位電路設計 

整個晶片的時鐘、測試和重置規劃 

低功耗數位設計 

從RTL到閘級的SoC晶片整合，包括時序收斂和可測試性 

設計方法和整合流程改進

1. 從事實體設計化，設計方法開發及簽核工作 

2. 執行布局，時序規劃，擺置及繞線，確保時序收斂及實體驗證。 

3. 需參與團隊, 合作完成專案。 

4. 須具備程式技巧以完成工作。 

5. 使用到的工具有: ICC2, Innovus, Formality/LEC, PrimeTime, Calibre 等等。

1. 架構和數位電路設計 

2. RTL實做和驗證 

3. SoC chip整合和RTL到gate level實現, 包含timing分析跟量產測試 

4. 設計方法和整合流程改善

1. (內轉佳, 提供發揮舞台, 跨產品線工作流程最佳化) 

2. 人格特質: 領導力, 積極正面帶領團隊完成任務 

3. 工作範圍:數位SOC設計整合, 包含 

- Package, Floorplan, IOMUX, Test-mode design 

- Clock/CTS/reset/mixed-mode/DFT architecture, design and verification 

- RTL design and deliver SDC according to IP spec and requirement 

- SOC/IP DCT/DCG/Fusion synthesis 

- STA/CDC/CCD/TV/LEC/nLint/CLP tool and task handling