HSIO architect

1. AI 處理器系統架構/微架構設計  

2. AI 處理器系統 BUS 與 memory, power/clock/reset 控制電路及其周邊相關電路設計  

3. 車用安全性相關設計

1. 優化數位 IC 設計 BE 流程與方法 

2. 執行與管理數位 IC 設計 BE 相關任務 

(2.a) Physical aware synthesis, DFT-SCAN, DFT-MBIST insertion 

(2.b) STA timing analysis 與 fixing 

(2.c) Netlist level QC，例如 CLP 

3. 與 FE RTL designer 及 PD APR 團隊密切合作，針對 PPA（Performance, Power, Area）進行 design 及 clock structure 的優化 

4. 將依應徵者的年資與專業經驗，提供不同的職級

設計以資料中心和人工智慧產品為導向的高速Serdes連接PHY架構。該職位的主要職責是為世界級客戶設計並交付ASIC產品。您將參與打造低功耗、高性價比且高速的Serdes PHY設計。您將有機會拓展視野，與來自多個國家的同事合作。此職位所需的專業知識包括數位通訊設計（均衡器、有限脈衝響應濾波器）、類比設計（鎖相環、類比數位轉換器、校準）和系統單晶片（SoC）設計（微控制器、匯流排協定）。

1. 使用模擬工具分析汽車SoC的性能、功耗和熱管理指標。 

2. 改進模擬模型，識別並針對SoC最佳化領域。 

3. 實施策略，提升車載SoC的性能和效率。 

4. 自動化評估流程，實現持續的SoC最佳化。 

5. 跟進汽車SoC設計的最新進展，專注於系統層面的改進。

專注於新產品導入 (NPI)、良率提升和測試時間縮短。 擅長跨職能團隊協作和流程改進，涵蓋從晶圓分選到最終測試的各個環節。

1. CPU system design and performance analysis 

2. System bus architecture and integration 

3. IP and system verification 

4. Debug Architecture related IP design and integration

(請留意：為加快面試安排時間，僅限定投遞5個職缺)我們在找這樣的你：對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣；勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。

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1. Responsible for high-speed UCIE development, including architecture definition, verification, and customer support (familiar with architecture, firmware, debugging, optimization, and testing tasks). 

2. Define architecture and specifications through simulations. ( Matlab ) 

3. Develop test automation. 

4. Collaborate with the team to establish system prototypes and optimize performance. 

5. Achieve product integration for clients and support mass production.

無線通訊系統數位ip 設計實現

Multi-RAT (6G/5G/4G/3G/2G) modem development. This is a common job description. You may involve at least one or more topics in the following: 

(1) architecture planning 

1.1 Modem/SoC TOP system architecture 

1.2 Modem/SoC CPU system design 

1.3 Modem/SoC DSP system design 

1.4 Modem/SoC BUS system design 

(2) digital circuit design and verification 

2.1 baseband modules 

2.2 digital front-end modules 

2.3 RF/mixed-mode digital control modules 

2.4 Computer/network system modules 

2.5 High speed interface design 

(3) IP integration 

3.1 Clock/reset, test modeand low power mode design 

3.2 floorplan and synthesis development 

(4) Design methodology 

4.1 design flow enhancement (low power/verification/etc) 

4.2 chip MP quality control flow

1. 5G modem 架與數位電路設計 

2. CLK, 測試, Reset相關設計與規劃 

3. 低功耗設計 

4. 系統整合 RTL 到 Gate level, 含STA

Design the 5G and next-generation modem processor with cost effective, high speed, and low power hardware performance. This position will develop the modem processor that optimized for modem system. Co-work closely with software and system architecture colleague to analysis the sweet point of system performance and low power. In this position, you will push the physical performance to next level and co-work with place-and-route (PAR) team resolving the bottleneck of speed and power.

-規劃並執行高速介面（如 PCIe, USB, DP, UFS, CSI, UCIe）IP PHY 驗證。 

-建立並維護測試平台，進行 System 與 Electrical 測試。 

-使用 Scope, BERT, LA, Signal Analyzer 等儀器進行 Signal Integrity 與 Compliance Test。 

-分析測試結果，協助 DE 及 SW 團隊解決問題。 

-設計並開發硬體 PCB 評估板，支援系統驗證。

As deep sub-micron process requires longer research cycle and higher manufacture cost, DV(design verification) has become an inevitable part of design group in Mediatek chip development flow. 

CDG DV is in charge of development and implementation of smart phone, TV, and ASIC product line verification plan.  

It included: integrated simulation/verification env development, big data analysis and efficiency improvement, bus fabric / EMI (External memory interface ) / Low power functions verification plan and implementation  

Need to build up verification plan/bench and continuously improve methodology, and you will understand both detail scenario and global view of cell phone/ASIC operating schemes 

Need to leverage the latest EDA tool and concept to accomplish the verification plan 

Work location: Hsinchu/Taipei