SoC Debug System IC Designer

1. 優化數位 IC 設計流程與方法 (使用 AI) 

2. 執行與管理數位 IC 設計 EDA 相關任務 

(2.a) Physical aware synthesis, DFT-SCAN, DFT-MBIST insertion 

(2.b) STA timing analysis 與 fixing 

(2.c) Netlist level QC，例如 CLP 

3. 使用 AI 或 EDA 工具針對 PPA（Performance, Power, Area）進行優化 

4. 將依應徵者的年資與專業經驗，提供不同的職級

1. 資料中心AI晶片架構設計與RTL實作 

2. 資料中心SoC與AI運算平台設計與驗證 

3. 系統匯流排與AI週邊設計 

4. SoC系統效能分析

- 針對下一代資料中心產品，推動並導入 SoC 層級的先進功耗優化技術；與 RTL、合成與布局團隊協作，完成低功耗功能的架構規劃與導入。 

- 於各設計階段（RTL → 閘級 → 佈局後）進行功耗估算與分析，提出可執行的省電建議與改善方向。 

- 與 Tier-1 客戶合作制定功耗規格，並提供下一代產品的功耗估算結果與技術說明。 

- 支援樣品回片後的功耗量測比對（silicon correlation）與功耗相關問題除錯（sample back / bring-up）。

- 透過推動跨部門在技術需求、介面定義與交付項目上的一致性，協調先進封裝解決方案的開發（例如 CoWoS、2.5D/3.5D 整合，以及 Chiplet 架構）。 

- 主導 SoC Floorplanning 以最佳化 PPA（功耗、效能與晶片面積），並在時序收斂、繞線壅塞、電源域邊界，以及 PDN／熱設計等考量間取得平衡。 

- 與封裝團隊合作制定並優化 Ball/Bump 配置（bump/ball map），以滿足 SI/PI、電流承載能力、可製造性與可靠度等需求。

1. 數位電路設計  

2. 多媒體電路設計  

3. 系統整合

(請留意：為加快面試安排時間，僅限定投遞5個職缺)我們在找這樣的你：對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣；勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。

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1. 優化數位 IC 設計 BE 流程與方法 

2. 執行與管理數位 IC 設計 BE 相關任務 

(2.a) Physical aware synthesis, DFT-SCAN, DFT-MBIST insertion 

(2.b) STA timing analysis 與 fixing 

(2.c) Netlist level QC，例如 CLP 

3. 與 FE RTL designer 及 PD APR 團隊密切合作，針對 PPA（Performance, Power, Area）進行 design 及 clock structure 的優化 

4. 將依應徵者的年資與專業經驗，提供不同的職級

1. Develop Die-to-die and UCIe digital IP for HPC SOC. 

2. Integration of D2D controller and PHY to timing closure and DFT. 

3. Define interface specifications, creating comprehensive verification plans, and support integration and physical implementation.  

4. Work closely with multiple teams such as mixed mode designers and Firmware engineers.

1. Researching and crafting architecture solutions for die-to-die and chip-to-chip communication, optimizing for performance, area, power, security, and resiliency 

2. Working with other design teams to define interfaces and flows between D2D blocks and the rest of the chip 

3. Architectural modeling, validation, definition and documentation 

4. Driving implementation across design, verification, firmware and software teams

1. HSI IP development 

2. Short term: Help integration of on-going project including QC. 

3. Long term: Deep learn into 3rd party HSI IP. Know the detailed spec of PCIe/UCIE/USB4 and able to co-work with DV.

1. Design and RTL implementation of SoC debug modules 

2. Integration and verification of debug components (e.g., trace, monitor, access port) 

3. Debug signal capture, trace, and analysis for SoC platforms 

4. Support SoC debug flow and issue localization 

5. Collaborate with cross-functional teams to optimize debug performance 

6. Documentation and test specification for SoC debug features 

7. Location: Taipei/Hsinchu

(請留意：為加快面試安排時間，2026校招僅限定投遞5個職缺)我們在找這樣的你： 資工/資管/電子/電機/電信/通訊/電控相關研究所背景，對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣的2026年應屆畢業生。 勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。 聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。

(請留意：為加快面試安排時間，2026校招僅限定投遞5個職缺)我們在找這樣的你： 資工/資管/電子/電機/電信/通訊/電控相關研究所背景，對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣的2026年應屆畢業生。 勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。 聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。

1.Digital design (RTL design, Synthesis, integration, verification)  

2.SoC Chip design, integration  

3.Familiar with VLSI design flow is a plus