系統單晶片設計工程師

(請留意：為加快面試安排時間，2026校招僅限定投遞5個職缺)我們在找這樣的你： 資工/資管/電子/電機/電信/通訊/電控相關研究所背景，對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣的2026年應屆畢業生。 勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。 聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。

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28nm及以下先進製程(含FinFET) IO電路和ESD防護設計, 工作內容包含  

(1) GPIO電路設計(包含ESD/LU防護) 

(2) 特殊應用IO (SD3.0/SIM card/eMMC等)電路設計(包含ESD/L防護)  

(3) 高速IO和特殊應用IO在事業部專案上展開和執行 

- Advance node (28nm and beyond, including FetFET) IO circuitry and ESD protection design covering fields for  

(a) General purpose IO circuit design (with ESD/LU protection)  

(b) Specialty IO (SD3.0/SIM card/eMMC etc.) circuit design (with ESD/LU protection)  

(c) Project related implementation for high speed/specialty IO Interface - High speed IO, specialty IO circuit design, ESD protection circuit design and simulation.  

Work with project leader, layout, packaging and system engineers to meet design and system specifications.  

Work with IO library modeling, characterization teams closely for IP release.

AI Model development, system level modeling and HW/SW system level bottleneck analysis

1. CPU功耗分析 (設計 vs. 量測), 確保CPU功耗體質  

2. CPU最大電流分析 (設計 vs. 量測), 驗證過電流保護機制確保系統穩定性  

3. PMIC+PDN+CPU 功耗效率優化 

1. CPU power pre-silicon vs. post-silicon correlation. Ensure CPU power quality  

2. CPU max. current pre-silicon vs. post-silicon correlation. Validate max. current protection technique for system stability  

3. PMIC+PDN+CPU power efficient optimization

1. Work on 7nm~3nm design implementation, methodology, and sign-off 

2. Perform synthesis, DFT, floorplan, clock planning, place and route, timing closure, ECO, IR signoff, and physical verification 

3. Manage schedule, resolve design and flow issues, drive methodologies and execution