【2026年暑期實習】類比IC設計(刊期已經結束)

工作內容： 

1. 擔任客戶與合作夥伴的主要技術專案窗口，負責專案溝通與協調 

2. 管理車用軟體相關專案，確保時程、技術內容與交付品質符合客戶期望 

3. 與客戶、Partner 進行技術討論，協助釐清需求、使用情境與系統架構假設 

4. 將客戶需求轉化為內部可執行的技術項目，並協助研發團隊理解背景與重點 

5. 協調 Software / Hardware / System / FAE 等跨部門團隊，解決專案執行中的技術與溝通問題 

6. 追蹤技術問題(Issues)、風險與行動項目，並主動推動問題收斂 

7. 參與客戶會議、技術簡報、PoC / Demo 規劃與技術對齊活動 

8. 協助建立長期客戶與 Partner 關係，提升合作效率與信任度 

徵才條件： 

1. 6年以上 車用軟體、車用電子或相關產業經驗 

2. 具備車用 MCU / SoC 軟體開發、系統整合或平台開發經驗 

3. 熟悉車用電子系統開發流程(ECU / SoC / Board / System Level) 

4. 具備網路通訊相關經驗(Ethernet、TCP/IP、CAN、LIN 等其一或以上) 

5. 能閱讀並理解技術文件、架構設計與介面定義，並快速掌握關鍵重點 

6. 具備良好的中英文溝通能力，能與技術與非技術背景對象順暢互動 

加分條件： 

1. 曾擔任 Technical PM、Customer-facing PM、System PM 或 Solution Architect 

2. 有與國際客戶或 Tier-1 / Tier-2 夥伴合作經驗 

3. 熟悉車用軟體平台或標準(如 AUTOSAR、RTOS、Functional Safety 概念) 

4. 有參與 PoC、Demo、Pre-sales 技術支援或客戶技術對齊經驗

原廠機台維修 

具機台維修經驗者佳 

歡迎無經驗願學習者  

可獨立作業

工作項目： 

Verification for High Speed PHY projects, which includes: 

1. Responsibility for test plans, testbench documentation and implementation. 

2. Use SystemVerilog language, SVA and UVM methodology for block level verification. 

3. Debug tests with design engineers to deliver functionally correct design blocks. 

4. Close coverage measures to identify verification holes and show progress towards tape-out. 

5. Write scripts to automate routine parts of verification workflow.

徵才條件： 

1. 碩士以上電機資訊相關科系畢 

2. 熟悉 Verilog RTL 及 Synthesis, Simulation 等相關 IC Design Flow 

3. 熟悉 Computer Architecture 

4. 有下列經驗者更佳： 

(1)Microprocessor或DSP相關硬體設計 

(2)On-chip Bus, DDR/Flash Memory Controller, PCIE, USB等設計

工作項目： 

負責數位電路自動繞線工作(P&R, Netlist2GDS)，包含 IR-Drop, DRC/LVS, SI, Timing Sign-off等。 

應徵條件： 

1. 碩士以上; 電機工程、電子工程，電信工程、電控工程、資訊工程、資訊科學、通訊工程等相關科系畢業為主。 

2. 熟悉 Synopsys ICC2/PrimeTime, Cadence Innovus/Tempus, Redhawk, Calibre DRC/LVS, TCL/python/Perl。

工作項目： 

1. Software and utility development for ARM Architecture based Complex CPU Subsystem Platform 

2. CPU function validation and testing software development 

3. CPU post-silicon issue analysis, debug & resolving 

應徵條件： 

1. 碩士以上; 資訊工程、資訊科學、電機工程、電子工程等相關科系畢業。 

2. 熟悉 ARMv7/v8/v9-A CPU 架構，有 ARM Cortex-A CPU system software 經驗尤佳。 

3. 熟悉以下經驗者： 

(a) CPU 之系統程式或工具開發。 

(b) CPU/OS之 debug 及問題分析。 

(c) CPU post-silicon issue analysis, debug & resolving。 

(d) 具備 Verilog RTL 及相關工具軟體開發經驗。 

4. 積極負責、溝通協調能力強、勇於迎接挑戰，對於 High-Performance CPU Technology 有興趣者。

工作項目： 

200G/400G/800G Ethernet Switch硬體系統設計。 

應徵條件： 

1. 學士以上; 電機、電信、電控、電子、資訊、通訊等相關科系畢業為主。 

1. 具5年以上高速 Ethernet Switch(200G/400G/800G/PAM4)硬體系統設計開發驗證經驗。 

2. 熟悉高速訊號系統 NRZ與 PAM4 Serdes量測或模擬，與 compliance驗證流程之實務經驗。 

3. 具制定與執行高速介面 NRZ/PAM4 serdes test plan之能力。 

4. 具備機架式產品或伺服器/資料中心 module產品經驗尤佳。 

5. 具備各種高速 Serdes介面，如 PCIE4.0/5.0/6.0、USB3.1/4.0之產品實作測試經驗尤佳。 

6. 具備理解 IC內部不同介面運作原理、debug或參數調整能力尤佳。 

7. 具備理解 PAM4 DSP架構運作原理與處理實務之能力尤佳。 

8. 熟悉 OrCAD、PowerPCB/Allegro Layout。

工作項目： 

DDR3/DDR4/LPDDR3/4 memory control數位電路設計。 

應徵條件： 

1. 碩士以上。 

2. 具1年以上 DDR memory control開發相關經驗者為佳。

工作項目： 

1. DDR IP(Controller) Verification and Analysis. 

2. PCB/Package Layout Review and Assistance. 

3. Signal Integrity(訊號完整度) and Power Integrity(電源完整度) Basic Check and Analysis. 

應徵條件： 

1. 碩士以上; 電機、電信相關科系畢業為主。

工作項目： 

10G Server NIC MAC開發與驗證、後段整合，如： 

1. Digital IC design. 

2. Chip Integration. 

3. FPGA verification. 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電子工程、通訊工程相關科系畢業為主。 

2. 熟悉 Verilog, DCG, VCS, PrimeTime, Spyglass. 

3. 精通英文。 

4. 具相關經驗者為佳。

工作項目： 

Ethernet Switch硬體系統設計。 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電控工程、電子工程等相關科系畢業為主。 

2. 熟悉 OrCAD, PowerPCB. 

3. 具2年以上 10G/40G/100G Ethernet Switch硬體系統設計相關經驗者為佳。

工作項目： 

1. RF系統驗證/模擬。 

2. HFSS模擬。 

3. Serdes系統驗證/模擬。 

4. Jitter Budget分析。 

5. RF System Algorithm & Calibration開發。 

6. 自動化程式開發。 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、自動控制、通訊工程相關科系畢業為主。 

2. 熟悉 C, matlab, ADS, HFSS, SystemVue. 

3. 熟悉 scope, specturm, signal generator. 

4. 具1年以上下列相關經驗者為佳。 

(1) 熟悉 RFIC驗證流程。 

(2) 孰悉 RFIC架構。 

(3) 具備 RF儀器使用知識。(spectrum/VSA/signal generator) 

(4) 具通訊系統概念。 

(5) 具高頻訊號設計概念。 

(6) 有 HFSS/ADS/systemVue使用經驗。

工作項目： 

WLAN/LTE通訊系統設計、IC設計、系統驗證、客戶端問題追查 

(WLAN/LTE PHY-related Algorithm, System Design and Verification) 

應徵條件： 

1. 碩士以上;電機工程、電信工程、電控工程、電子工程、資訊工程、通訊工程相關科系畢業為主 

2. 具備2年以上通訊系統設計或IC設計相關經驗者為佳。 

(MD1840048)(MD1440012)

工作項目： 

1. PQ調校。 

2. driver/測試程式撰寫。 

3. 光學量測及校正。 

應徵條件： 

1. 碩士以上; 電子、電機、資工、電信、電控、資科、動力機械、自動控制、機械系控制組等相關科系畢業為主。 

2. 熟悉 C, C++, Python. 

3. 具1-2年以上 TV, panel, 色彩, AI-CNN相關影像處理經驗者尤佳。

工作項目： 

視訊處理演算法開發, AI演算法開發, 演算法韌體實現。 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電控工程、資訊工程相關科系畢業為主。 

2. 熟悉 C++, python, matlab. 

3. 熟悉 image processing, machine learning, computer vision. 

4. 熟悉 SOC/embedded system演算法開發。

工作經驗：3年以上 

工作項目： 

1. Standard Cell Library 支援與維護。 

2. NVM (eFuse, OTP, eFlash) IP 支援與維護。 

應徵條件： 

1. 碩士及以上電機、資訊相關科系畢業。 

2. 熟悉 Verilog語法與RTL Synthesis及Simulation 等相關數位IC Design Flow者佳。 

3. 有Standard Cell Library、Memory Compiler及 NVM相關經驗者佳。 

4. 有矽智財管理或合約管理相關經驗者佳。

工作項目： 

1. Finding solutions for creative applications. 

2. RTL coding for function implementation, including simulation. 

3. Discuss function spec with system designer 

4. Architecture planning for circuit design. 

5. Completing front-end design flows, such as synthesis, linting, asynchronous checking, STA and so on. 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 

2. 經驗不拘，具二年以上相關工作經驗者尤佳。 

3. 對所有視覺相關產品有熱情、有想法。 

4. 熟悉以下 HDL/Tool(愈多項或單項愈熟尤佳)： 

verilog, verdi, LEC, linting, perl, synthesis, static timing analysis, Clock tree architecture. 

5. 對以下領域有了解更佳(不必全部)： 

5.1 Video codec(AVS3, AV2, VP9, HEVC, H.264, and etc.) 

5.2 High speed interface, such as HDMI, DDR, USB, and so on. 

5.3 Image/Video processing. 

5.4 CPU, GPU, and NPU.

工作項目： 

1. 開發FTL與客戶客製化需求。 

2. 支援新NAND開發。 

3. 支援客戶量產問題。 

應徵條件： 

1. 碩士以上; 電機工程、電子工程、資訊工程相關科系畢業為主。

工作項目： 

1. PD controller、Hub的 Firmware 或 Driver 開發 

2. FPGA 與 ASIC 系統驗證  

應徵條件： 

1. 學士以上;電機工程、電控工程、電子工程、資訊工程、自動控制相關科系畢業為主 

2. 具2年以上 

(1)熟 C 語言與微處理機架構 

(2)有 Driver 開發或 MCU firmware 開發經驗尤佳相關經驗者為佳

工作項目： 

1.High-Performance CPU & GPU & Armv9 & Server-class Compute SubSystem (CSS) Frontend Implementation (including STD cells/SRAM analysis & selection, DFT insertion, Synthesis, low power cells insertion & verification) 

2.Advanced ASIC Implementation Flow Development & Automation: High-performance, Low Power, and PPA (Performance, Power, Area) Optimization  

3.Physical Synthesis and Collaboration with P&R in Timing/Congestion Analysis and PPA Optimization  

4.Perform Power Replay and Power Analysis 

5.Perform Pre-layout/Post-layout Quality Checks (including LEC, CLP, ATPG, GCA, PPA quality) 

應徵條件： 

1.碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 

2.熟悉 Frontend EDA Tools、Synthesis、Timing Analysis、Low Power Implementation Flow & PPA (Performance, Power, Area) Optimization。 

3.有開發Automation Flow的經驗，熟悉 TCL/Perl/Python。 

4.英文能力良好，聽說讀寫精通。 

5.有 CPU、GPU、Multi-Core Processor、Compute SubSystem Implementation 經驗尤佳，例如 Synthesis/Floorplan/CLP/DFT等。 

6.積極負責、勇於迎接挑戰，對於 High-Performance CPU/GPU/CSS、Advanced PPA Optimization、Energy Efficiency Technology 有興趣者。