Technical Instructor (ECP) - Hsinchu

【2026年力積電人才預聘（暨）實習計畫】 

對半導體產業充滿興趣，想要開啟職涯冒險嗎？ 

＼歡迎加入我們的「預聘實習計畫」／ 

除了實際體驗工程師的工作以外， 

還有豐富的培訓課程、專案發表機會，讓你快速提升職場競爭力！ 

最重要的是～ 

表現優秀就有機會拿到「預聘offer」，讓你畢業即就業喔！ 

▎招募對象： 

電子／電機／光電／物理／材料／化學（工）／機械等理工系所－大三以上之在學學生 

▎職缺內容： 

✦ 實習內容：製程／設備／整合／研發工程師 

✦ 實習期間：學期實習（每週至少三天）；暑期實習（週一至週五） 

▎計畫時程： 

✦ 2026年4－6月學期實習 

－申請時間：即日起－2025／12 

－面談時間：2025／11－2026／01 

✦ 2026年7－8月暑期實習 

－申請時間：即日起－2026／03 

－面談時間：2026／02－2026／04 

▎計畫亮點： 

1. 實習月薪 NTD $35,000 ~ 40,000 

2. 「部門主管及HR導師制度」讓你快速融入力積電大家庭！ 

3. 「實務專案 & 多元課程」累積經驗和實力 

4. 畢業前優先獲得正職機會！（試用期滿發放獎金NTD $20,000 ） 

5. 可使用健身房、運動場、KTV室、員工餐廳等豐富設施 

6. 實習年資併入正式年資，晉升更有利 

▎報名方式： 

透過「1111人力銀行」或「官網」投遞履歷（搶先獲得面談機會～） 

https://wwwmgt/zh-tw/join/index/other?d_target=bottom-link-title 

2026年力積電預聘實習計畫！歡迎你的加入 ( ੭ ˙ᗜ˙ )੭ ٩꒰｡

工作內容: 

1.新產品開發缺陷分析 

2.製程異常分析與改善 

3.新製程實驗評估 

4.班別:常日班、需假日/小夜輪值

1.元件電性測試與分析 

2.TPL (Test Programming Language) 撰寫與 Debug  

3.Device tuning and model prepare  

4.跨部門溝通合作 

5.新產品電性測試 testkey 開發

1. Project schedule 制定與管控 

2. 協助新產品導入及驗證 

3. 熟悉 WP/AP/WT/FT 流程 

4. 熟悉產品應用及規格

1.邏輯元件製程開發 

2.整合製程 

3.良率提升 

4.光罩設計

1.邏輯元件開發 (LV/ SRAM device design and development)  

2.元件開發工作 (EDR, SPICE, Reliability, Testkey design, WAT analysis, Device characteristics) 

3.良率與製程相關性分析 (Yield & process correlation analysis)

1. 新產品導入 

2. 控制線上產品及異常分析 

3. 產品良率的提昇 

4. 元件電性測試與分析

1. DRAM research and layout design/ tape out. 

2. DRAM process flow setup and optimize. 

3. DRAM architecture & characteristic development for advance generation 

4. DRAM process tuning(co-work with module) and improvement

1. 客戶與公司內部單位的溝通橋樑 

2. 負責處理客戶產品pre-tapeout, tape-out, pilot run到mass production的相關事務

1. Discrete Device 

2. Power MOSFET 

3. TSV, IGBT 

4. 常日班，需配合假日值班

1.新產品導入 

2.控制線上產品及異常分析 

3.產品良率的提昇 

4.元件電性測試與分析

負責假日及夜間值班，依SOP執行機台保養、SPC異常及機況排除，並記錄機台參數 

1.假日及夜間值班 

2.依SOP執行機台保養,零件組裝與校正 

3.依SOP排除機況 

4.依SOP 處理SPC相關異常 

5.協助工程師生產管理之運作 

6.彙整報表與重要機台參數紀錄

工作項目 

1. Spice Model/PDK技術管理 

A. Fab Spice Model/PDK maintenance  

B. SPICE Model Extraction/Optimization/Modification 

C. PCELL Skill/PDK Creation 

2. Silicon to Simulation Verification 

3. Device measurement & characterization 

需求條件  

1.需具備四年以上Spice Model/PDK相關經驗 (以上具任一專長即可) 

2.具備S2S實務分析經驗、DC/RF量測經驗、熟悉ICCAP操作、Python skill等相關經驗者尤佳 

3.熟悉半導體元件物理並有HKMG/FinFET先進製程相關經驗者尤佳 

4.Good Team Player

工作項目： 

先進製程元件工程、可靠度分析與驗證、製程平台整合與管理 

應徵條件： 

1. 具6年以上先進製程整合/元件技術/元件可靠度知識與可靠度驗證經驗之相關經驗者 (以上具任一專長即可) 

2. 有HKMG/FinFET/Nanosheet先進製程相關經驗者尤佳 

3. 碩士以上，電機、電子、物理、光電、材料、化學等相關科系畢業者尤佳

工作項目： 

1. 先進製程標準元件庫電路佈局。 

2. 先進製程記憶體電路佈局。 

3. 客製化IP電路佈局與實現。 

4. Fully Layout environment、flow and utility build-up.  

5. In-house PDK development. 

應徵條件： 

1. 大學或專科以上；科系不拘，電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 

2. 具5年以上下列相關經驗者為佳： 

(1) 熟悉 Virtuoso XL/Laker Layout editor使用。 

(2) 具備 Physical verification(DRC LVS)驗證與修正能力，先進製程尤佳。

工作項目： 

1. 新封裝型態導入&可行性評估/驗證。 

2. 封裝線圖確認及管理。 

3. 封裝工程品驗證及時程跟催。 

4. 封裝 品質 & KPI 持續性改善。 

5. 封裝廠稽核。 

6. RMA/8D報告審查及相關改善措施成效確認。 

7. 客戶問卷填寫及匯整。 

應徵條件： 

1. 具5年以上封裝廠製程/產品工程相關經驗。

工作項目： 

1. FinFET製程記憶體設計開發。 

2. 客製化記憶體設計開發。 

3. 支援記憶體智財量產性能,良率提升。 

應徵條件： 

1. 碩士以上; 電機工程、電子工程相關科系畢業為主。 

2. 熟悉 Hspice, Spectre, XA, Solido等 simulation tool, Virtuso, Laker等 layout tool. 

3. 具3年以上下列經驗之一者為佳 

(1) 熟知 CMOS元件與 SRAM/其他記憶元件特性。 

(2) 熟稔並執行過 SRAM/CAM電路開發工作。 

(3) 具 FinFET電路設計與佈局設計經驗。

工作項目： 

1. 設計2.5D/3DIC 封裝 

2. 解決散熱問題與翹曲問題 

3. Design Rule check 

4. LVS check 

應徵條件： 

1. 具2年以上Info,Cowos 設計工程經驗者 

2. 具2年以上EDA軟體解決Info/Cowos相關問題經驗者

DRAM circuits design

1.蝕刻先進製程開發,熟悉實驗流程(實驗、評價解析、方案報告) 

2.協同客戶導入新裝置製程及新技術開發。 

3.維持現有Process Of Record及Trouble-shooting解決問題的能力。 

4.具良好溝通能力,理解客戶需求及跨部門有效溝通。