電源管理IC應用工程師

- 架構與規格設計： 定義與設計射頻積體電路 (RFIC) 系統架構，並制定先進通訊解決方案的詳細技術規格。 

- 校準與控制開發： 開發並驗證射頻校準演算法與射頻系統控制流程，以優化收發器在各種環境下的效能表現。 

- 通訊系統與數位訊號處理： 設計無線通訊系統，並針對射頻性能優化與非理想特性補償，開發專用的數位訊號處理 (DSP) 演算法。 

- Architecture & Specification: Define and design RFIC system architectures and detailed technical specifications for advanced connectivity solutions. 

- Calibration & Control: Develop and verify RF calibration algorithms and RF system control flows to optimize transceiver performance across various conditions. 

- Communication System & DSP: Design wireless communication systems and implement digital signal processing (DSP) algorithms specifically tailored for RF performance enhancement and impairment compensation.

• 規劃從silicon bring up到量產全過程的測試程式（包含 CP/FT、系統測試、DVT、HQA、相關性分析及 DPPM 降低）。 

• 開發功能測試/ATPG/MBIST測試碼，涵蓋程式開發、模擬、coverage收集、機台測試程式生成以及在測試機上的驗證。 

• 基於對CPU design的了解以及實驗設計, debug post-silicon DPPM, RMA問題。

負責設計並優化數位相機及影像信號處理領域之IC，與演算法團隊協作，共同開發領先業界的影像處理解決方案，應用於智慧型手機、平板、車用及家庭娛樂等高成長市場。 

工作職責 : 

- 與演算法工程師協作，設計高效能影像信號處理（ISP）/電腦視覺（CV）電路 

- 提供優化硬體方案，達成IC設計「黃金三角」：最小矽面積、極低功耗、最佳影像品質 

- 負責RTL設計、模擬、驗證、邏輯合成與整合流程 

- 參與專案系統架構與技術研討，提出創新設計方案 

- 支援產品跨部門整合及技術溝通

1. 無線 RFIC 類比電路設計. 

2. 頻率合成器, 鎖相迴路, 壓控振盪器, 晶體振盪器, 除頻器 設計.

The candidate will conduct functional verification of the RF transceiver circuit design at various stages—from individual circuit blocks to the complete system operation—using behavioral models during the design process.

1. 使用模擬工具分析汽車SoC的性能、功耗和熱管理指標。 

2. 改進模擬模型，識別並針對SoC最佳化領域。 

3. 實施策略，提升車載SoC的性能和效率。 

4. 自動化評估流程，實現持續的SoC最佳化。 

5. 跟進汽車SoC設計的最新進展，專注於系統層面的改進。

1. 顯示子系統設計(架構, RTL和整合) 

2. 顯示模組IP設計 

3. 顯示界面設計 (如. MIPI-DSI) 

4. 低功耗顯示設計 

5. 顯示系統優化 (PPA, ecosystem SOC/DDIC/LCM) 

6. 顯示技術開發 (手機, 車用, 智能眼鏡等) 

1. Familiar with IC Digital Design, RTL Coding and Integration Flow 

2. Better to have Multimedia or Display Related Experience 

3. Better to have Low Power Design Experience 

4. Better to have Integration Experience 

5. Better to have Display Eco-system Experience

我們的使命是運用機器學習與生成式 AI (GenAI) 技術，協助 MediaTek 提升研發效率與工程品質。你將與各部門緊密協作，將業務痛點轉化為 AI 專案，並設計從 PoC 到正式上線的高可用性解決方案，實現可量化的生產力提升。 

Key Responsibilities : 

• 針對研發與營運場景協助 AI 系統架構設計與評估，整合 LLM、Agent 與多模態 AI 等前沿技術，制定最佳落地策略。 

• 運用紮實的軟體開發能力負責 GenAI 應用開發與落地，透過 LLM API 敏捷整合至現有工作流與產品中。 

• 導入 AI 開發輔助工具並建置 LLMOps 基礎設施，建立 ML CI/CD pipeline 與 K8s 部署環境，實現模型端到端的自動化管理。 

• 秉持高標準軟體工程實踐來推動跨團隊協作與交付，與研發及IT 等公司團隊密切配合，確保 AI 解決方案穩定上線。 

• 持續評估並導入新技術與工具（如 Opik、Claude Code 等）以引領技術演進，主動推動內部技術分享，建立持續學習的 AI 工程文化。

SOC Pre-Silicon 平台技術, 流程方法, 參考設計開發

1. 規劃NPU量產測試程式 

2. 測試及驗證IC功能、性能以及功耗的分析改進 

3. 分析測試資料及測試相關問題，並分析良率問題並改善 

4. AVS low power 的設計

IC設計: 晶片整合 IP開發

Responsible for GPU IC product development, Post-silicon validation, production yield enhancement, and debugging of customer issues. 

負責GPU IC產品開發、IC後段驗證，良率提升，以及客戶問題除錯

1. Familiar with chip digital design flow, including RTL integration, simulation, STA, power analysis 

2. Basic knowledge of analog design 

3. Mixed signal design experience is a plus. 

4. SoC architecture exploration and performance analysis experience is plus. 

5. Post-silicon mass production experience ((Ex: DFT, CP, FT)) is a plus. 

1 . 熟悉數位IC整合流程, 包含RTL, 模擬, 時序分析, 功耗分析, 

2 . 具類比IC設計的基本知識 

3. 混和訊號IC設計經驗是加分項 

4 . 系統架構分析經驗是加分項 

5 . 具IC量產相關經驗(Ex: DFT, CP, FT)是加分項

1. 參與CPU IP電路設計弱點之檢視與審查。  

2. 開發 CPU IP 電路穩定度之測試項目，以排查/篩選出電路弱點。  

3. 制定 CPU 電源完整性與電源量產品質方法

根據不同專案使用的各種CPU架構: 

* Function validation 

* Margin characterization & validation 

* System stability validation 

* Power/VF/Benchmark characterization 

* Customer issue resolve

AI Coding Agent 應用 

•熟練使用 Claude Code / GitHub Copilot / Cursor 等 AI Coding Assistant 加速開發 

•能夠設計並撰寫有效的 Prompt，引導 LLM 生成高品質 EDA 腳本（TCL / Python） 

•運用 AI Agent 自動化生成、審查與重構 Flow 腳本，提升開發效率 

•探索 LLM-based EDA Flow Co-pilot 的可能性，協助工程師做流程決策 

•評估並導入 AI Coding 工具至部門開發流程（AI-assisted SDLC） 

研究與創新 

•追蹤最新 AI for EDA / ML for CAD / LLM for CAD 學術研究與業界趨勢 

•與 EDA Vendor（Synopsys / Cadence / …）合作探索 AI 整合方案 

•探索 Agentic AI Workflow 應用於多步驟 EDA Flow 自動化

1. AI processor subsystem架構與RTL設計 

2. AI processor subsystem整合驗證與介面設計 

3. AI processor subsystem效能與低功耗設計與分析

8+ years experiences in IC Advance Package Design such as 3DIC Development, ASIC (APR) design, flow development, and EDA enablement KEY RESPONSIBILITIES:  

1. Contribute to the development and enhancement of design methodologies for 2.5D and 3D IC advanced package design.  

2. Lead the development of new design and signoff flows for physical, electrical, and thermal quality assurance.  

3. Support package design teams in defining a tool roadmap for advanced package design.  

4. Contribute to interposer designs, advanced package designs, and test vehicles for the product design roadmap and feasibility.  

5. Represent the Package design team in customer engagements for advanced package designs.

Co-work with algorithm, digital/analog design, firmware, AI tool teams. 

0+ ~ 10+ Years Experience in: 

Agentic AI Workflow/Tool Evaluation/Deployment 

Data Center & High-Speed SerDes Design Verification Plan & Project Execution 

Automotive Design Verification Plan & Project Execution 

5G/6G Wireless Communication Design Verification Plan & Project Execution 

Satellite/NTN Communication Design Verification Plan & Project Execution 

Processor Platform/Peripherals Design Verification Plan & Project Execution 

Subsystem / System Level Design Verification Plan & Project Execution

1. High Speed digital design implementation 

2. Integration from RTL to gate level, including flow QC, timing closure and issue analysis & solving 

3. Signoff on design with mixed-signal interface 

4. Design methodology and integration flow improvement