Senior Physical Design / APR Engineer / APR Manager(新竹)

工作項目： 

1. Software and utility development for ARM Architecture based Complex CPU Subsystem Platform 

2. CPU function validation and testing software development 

3. CPU post-silicon issue analysis, debug & resolving 

應徵條件： 

1. 碩士以上; 資訊工程、資訊科學、電機工程、電子工程等相關科系畢業。 

2. 熟悉 ARMv7/v8/v9-A CPU 架構，有 ARM Cortex-A CPU system software 經驗尤佳。 

3. 熟悉以下經驗者： 

(a) CPU 之系統程式或工具開發。 

(b) CPU/OS之 debug 及問題分析。 

(c) CPU post-silicon issue analysis, debug & resolving。 

(d) 具備 Verilog RTL 及相關工具軟體開發經驗。 

4. 積極負責、溝通協調能力強、勇於迎接挑戰，對於 High-Performance CPU Technology 有興趣者。

工作項目： 

1. 先進製程標準元件庫電路佈局。 

2. 先進製程記憶體電路佈局。 

3. 客製化IP電路佈局與實現。 

4. Fully Layout environment、flow and utility build-up.  

5. In-house PDK development. 

應徵條件： 

1. 大學或專科以上；科系不拘，電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 

2. 具5年以上下列相關經驗者為佳： 

(1) 熟悉 Virtuoso XL/Laker Layout editor使用。 

(2) 具備 Physical verification(DRC LVS)驗證與修正能力，先進製程尤佳。

工作項目： 

DDR3/DDR4/LPDDR3/4 memory control數位電路設計。 

應徵條件： 

1. 碩士以上。 

2. 具1年以上 DDR memory control開發相關經驗者為佳。

工作項目： 

10G Server NIC MAC開發與驗證、後段整合，如： 

1. Digital IC design. 

2. Chip Integration. 

3. FPGA verification. 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電子工程、通訊工程相關科系畢業為主。 

2. 熟悉 Verilog, DCG, VCS, PrimeTime, Spyglass. 

3. 精通英文。 

4. 具相關經驗者為佳。

工作項目： 

1. Physical implementation. 

2. Hierarchical floorplan. 

3. Auto Place&Route. 

4. Clock tree synthesis. 

5. signal integrity analysis. 

6. static timing analysis. 

7. dynamic power analysis. 

8. physical verification. 

9. APR flow development. 

應徵條件： 

1. 碩士以上; 電機工程、電子工程、資訊工程、資訊科學相關科系畢業為主。 

2. 熟悉 Synopsys EDA tool, Cadence EDA tool, Mentor Graphic tool, C/C++/perl/tcl. 

3. 熟悉 SunOS, Solaris, Windows. 

4. 無經驗可，惟具 EDA tool development, IC Physical implementation, IC digital design and APR相關經驗者尤佳。

工作項目： 

IC Fully Layout. 

應徵條件： 

1. 大學以上; 電機、電機與控制、電子等相關科系畢業為主。 

2. 需會操作 Virtuoso XL/Mentor Calibre verification/Totem。 

3. 具備 Fin-FET先進製程及 ESD、latch up、IR/EM相關知識。 

4. 具 Mixed mode佈局相關經驗者尤佳。

工作項目： 

1.Responsible for physical design, including fully custom layout and Auto Placement and Routing. 

2.Verification and specification achieved. 

應徵條件： 

1.大學以上；電機, 電機與控制, 資訊科學, 自動控制, 通訊工程, 電信, 資訊工程, 電子相關科系畢業為主。 

2.具相關工作經驗者為佳。 

(MD1710005、MD1810021)

工作項目：IC layout 

應徵條件： 

1. 學士以上; 電機工程、電信工程、電子工程、通訊工程等相關科系畢業為主。 

2. 具3年以上 IC layout 或相關經驗者為佳。

工作項目： 

1. Maintain並開發 USB3、USB4與 PCIe之 DPHY/MAC相關 design. 

2. 整合 USB3、USB4、PCIe等 SerDes PHY與 MAC. 

應徵條件： 

1. 熟悉 USB3.2、PCIe、PIPE4/5等 Spec. 

2. 具 USB3.2 or PCIe Gen3/Gen4 DPHY/MAC設計經驗。 

3. 具 USB3.2 or PCIe Gen3/Gen4等 PHY IP整合經驗。 

4. 具備 SoC晶片整合能力。

工作項目： 

Maintain並開發 SD Card相關 IP design. 

應徵條件： 

1. 熟悉 SD Card、UHS1、UHS2相關 Spec. 

2. 具 SD Card UHS1與 UHS2 IP設計開發經驗。 

3. 具 UHS2 PHY/MAC或 USB3/PCIe PHY/MAC之IP整合經驗。 

4. 具備 SoC晶片整合能力。

工作項目： 

1. Finding solutions for creative applications. 

2. RTL coding for function implementation, including simulation. 

3. Discuss function spec with system designer 

4. Architecture planning for circuit design. 

5. Completing front-end design flows, such as synthesis, linting, asynchronous checking, STA and so on. 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 

2. 經驗不拘，具二年以上相關工作經驗者尤佳。 

3. 對所有視覺相關產品有熱情、有想法。 

4. 熟悉以下 HDL/Tool(愈多項或單項愈熟尤佳)： 

verilog, verdi, LEC, linting, perl, synthesis, static timing analysis, Clock tree architecture. 

5. 對以下領域有了解更佳(不必全部)： 

5.1 Video codec(AVS3, AV2, VP9, HEVC, H.264, and etc.) 

5.2 High speed interface, such as HDMI, DDR, USB, and so on. 

5.3 Image/Video processing. 

5.4 CPU, GPU, and NPU.

工作項目： 

1. SOC integrator! 

A challenging job for integrating the designs from over 100 digital designers and tens of analog designers. 

A challenging job of using deep submicron process. 

2. Building & Improving the standard environment for digital designers to run front-end flow, such as synthesis, STA analysis, linting, and so on. 

3. Cooperating with APR designers for backend timing closure. 

4. Block / Whole-Chip CTS (Clock-tree Synthesis) analysis and improvement. 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 

2. 熟悉 verilog, verdi, STA, synthesis. 

3. 具 CTS(Clock tree synthesis) Design/Debug經驗者尤佳。 

4. 會寫 script如 perl者更佳。 

5. 具六年以上相關工作經驗。

工作項目： 

1. High-Performance CPU/GPU Timing & Power Integrity Signoff  

2. High-Performance CPU/GPU Post-Silicon Validation & Debug, Sim-to-Silicon Correlation 

3. 協同開發 CPU/GPU Advanced DFT, On-Chip PVT Sensor, Performance Improvement & Power Management 等先進技術 

4. 支援產品 SoC Projects，協同執行 High-Performance CPU/GPU 專案開發，導入先進 IP 及技術 

應徵條件： 

1. 碩士以上；電機、資工、電子相關科系畢業為主。 

2. 熟悉 SoC Integration & Design Flow、Frontend/Backend/DFT/Timing/IR Drop/Power Analysis EDA Tools。 

3. 有 ARM Cortex-A CPU/Subsystem Design/Integration/PPA Optimization/Sign-off 經驗尤佳。 

4. 有 Chip-Level, Package & PCB Power Integrity Optimization 經驗尤佳。 

5. 有On-Chip PVT Sensor 開發經驗尤佳。 

6. 有Post-Silicon Validation, Debug 及 RMA 分析經驗尤佳。 

7. 積極負責、溝通協調能力強、勇於迎接挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。

工作項目： 

1. CPU & GPU Backend Implementation (APR) 

2. CPU/GPU Backend Flow Development, Enhancement & Automation 

3. Advanced CPU/GPU Technology Development: High-performance, Low Power, and PPA Optimization 

應徵條件： 

1. 碩士以上；電機、資工、電子相關科系畢業為主。 

2. 熟悉 APR Tools (Innovus、ICC2、Fusion Compiler…)，有Synthesis、STA/IR Analysis、Physical Verification等相關經驗者佳。 

3. 具備程式設計能力，熟悉 TCL/Perl/C++/Python。 

4. 有 High Performance CPU/GPU APR經驗尤佳。 

5. 個性積極負責、勇於迎接新挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。

工作項目： 

1.High-Performance CPU & GPU & Armv9 & Server-class Compute SubSystem (CSS) Frontend Implementation (including STD cells/SRAM analysis & selection, DFT insertion, Synthesis, low power cells insertion & verification) 

2.Advanced ASIC Implementation Flow Development & Automation: High-performance, Low Power, and PPA (Performance, Power, Area) Optimization  

3.Physical Synthesis and Collaboration with P&R in Timing/Congestion Analysis and PPA Optimization  

4.Perform Power Replay and Power Analysis 

5.Perform Pre-layout/Post-layout Quality Checks (including LEC, CLP, ATPG, GCA, PPA quality) 

應徵條件： 

1.碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 

2.熟悉 Frontend EDA Tools、Synthesis、Timing Analysis、Low Power Implementation Flow & PPA (Performance, Power, Area) Optimization。 

3.有開發Automation Flow的經驗，熟悉 TCL/Perl/Python。 

4.英文能力良好，聽說讀寫精通。 

5.有 CPU、GPU、Multi-Core Processor、Compute SubSystem Implementation 經驗尤佳，例如 Synthesis/Floorplan/CLP/DFT等。 

6.積極負責、勇於迎接挑戰，對於 High-Performance CPU/GPU/CSS、Advanced PPA Optimization、Energy Efficiency Technology 有興趣者。

應徵條件： 

1. 碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 

2. 熟悉 Verilog RTL Design、SoC Integration & Design Flow、Frontend EDA Tools、Synthesis & STA Methodology、Low Power Design & Verification。 

3. 具備 IP Integration、Hierarchical Implementation、Verification 能力；熟悉 TCL/Perl/C++/Python。 

4. 英文能力良好，聽說讀寫精通。 

5. 有 CPU、GPU、Multi-Core Processor Development 經驗尤佳，例如 Design/Integration/Synthesis/DFT/Timing Closure/Sign-off/Production 等。 

6. 積極負責、勇於迎接挑戰，對於 High-Performance CPU/GPU、Advanced PPA Optimization、Energy Efficiency Technology 有興趣者。 

工作項目： 

1. High-Performance CPU & GPU Frontend Implementation 

2. Advanced CPU Technology Development: High-performance, Ultra-low Power, and PPA Optimization 

3. Processor Frontend Development Flow Enhancement & Automation 

應徵條件： 

1. 碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 

2. 熟悉 Verilog RTL Design、SoC Integration & Design Flow、Frontend EDA Tools、Synthesis & STA Methodology、Low Power Design & Verification。 

3. 具備 IP Integration、Hierarchical Implementation、Verification 能力；熟悉 TCL/Perl/C++/Python。 

4. 英文能力良好，聽說讀寫精通。 

5. 有 CPU、GPU、Multi-Core Processor Development 經驗尤佳，例如 Design/Integration/Synthesis/DFT/Timing Closure/Sign-off/Production 等。 

6. 積極負責、勇於迎接挑戰，對於 High-Performance CPU/GPU、Advanced PPA Optimization、Energy Efficiency Technology 有興趣者。

工作項目： 

Design block integration / clcok-gen structure design / synthesis / timing analysis / LEC / scan-insert. 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電子工程、資訊科學等相關科系畢業為主。 

2. 具2年以上 SoC整合或 synthesis/sta等相關經驗者為佳。

工作項目： 

1. Data bus controller. 

2. 影像處理。 

3. 影像壓縮。 

4. IP整合。 

應徵條件： 

1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、通訊工程相關科系畢業為主。 

2. 具1年以上相關經驗者為佳。 

3. 具備以下任一工程能力： 

(1) 參與過 data bus access/arbitration相關控制電路設計。 

(2) 參與過影像處理相關控制電路設計，並具備相關演算法有一定基礎知識。 

(3) 具備優化電路設計能力，以及實際參與電路量產/除錯經驗。 

(4) 具有IC整合工作經驗者尤佳。

工作項目： 

Verification for High Speed PHY projects, which includes: 

1. Responsibility for test plans, testbench documentation and implementation. 

2. Use SystemVerilog language, SVA and UVM methodology for block level verification. 

3. Debug tests with design engineers to deliver functionally correct design blocks. 

4. Close coverage measures to identify verification holes and show progress towards tape-out. 

5. Write scripts to automate routine parts of verification workflow. 

應徵條件： 

1. 碩士以上; 電子、電機、資工、電信、電控、資科等相關科系畢業為主。 

2. 具0~3年下列經驗之一者尤佳： 

(1) Experience verifying digital logic at RTL using SystemVerilog for FPGAs and/or ASICs. 

(2) Experience verifying digital systems using standard IP components/interconnects. 

(3) Experience creating and using verification components and environments in standard verification methodology. 

3. Preferred qualifications: 

(1) Experience with high speed MAC/PHY RTL design or verification. 

(2) Experience with UVM methodology and coding. 

(3) Good English verbal communication skills.

工作項目： 

Microprocessor design. Desired skills and experience includes: 

1. Knowledge of DSP, microprocessor and computer architecture fundamentals. 

2. Experience in RTL design and ability to make trade-offs between power, performance and area appropriately. 

3. Experience in the microprocessor design cycle: initial concept, micro-architecture, implementation, verification, documentation and support. 

應徵條件： 

1. 碩士以上; 電子、電機、資工、電信、電控、資科等相關科系畢業為主。 

2. 具相關工作經驗者尤佳。